Пожертвування 15 вересня 2024 – 1 жовтня 2024
Про збір коштів
пошук книг
книги
Пожертвування:
18.4% досягнуто
Увійти
Увійти
авторизованим користувачам доступні:
персональні рекомедації
Telegram бот
історія завантажувань
надіслати на Email чи Kindle
управління добірками
зберігання у вибране
Особисте
Запити на книги
Вивчення
Z-Recommend
Перелік книг
Найпопулярніші
Категорії
Участь
Підтримати
Завантаження
Litera Library
Пожертвувати паперові книги
Додати паперові книги
Search paper books
Відкрити LITERA Point
Пошук ключових слів
Main
Пошук ключових слів
search
1
FPGA Verilog 开发实战指南 基于Intel Cyclone IV (Part 2)
野火
sdram
钟
output
址
sys_rst_n
input
码
assign
fpga
verilog
cyclone
intel
www.firebbs.cn
yehuosm.tmall.com
坛
猫
cfg_data_reg
控
操
sys_clk
频
网
1bit
fifo
摄
i2c
negedge
框
parameter
sdram_dq
芯
posedge
介
sdram_addr
储
串
刷
wm8978
rst_n
描
驱
rd_en
键
绍
define
宽
wr_en
50mhz
vga
绘
Рік:
2021
Мова:
chinese
Файл:
PDF, 39.80 MB
Ваші теги:
0
/
5.0
chinese, 2021
2
[野火®]零死角玩转STM32—F103指南者
野火unknown
钟
码
fpga
sys_rst_n
output
sdram
verilog
intel
cyclone
坛
www.firebbs.cn
猫
yehuosm.tmall.com
址
input
sys_clk
控
频
操
assign
键
串
框
1bit
cfg_data_reg
fifo
储
芯
沿
测
辑
描
negedge
逻
介
posedge
核
载
parameter
i2c
50mhz
rtl
绘
抖
刷
摄
绍
宽
赋
软
Рік:
2021
Мова:
chinese
Файл:
PDF, 59.23 MB
Ваші теги:
0
/
2.0
chinese, 2021
3
FPGA Verilog开发实战指南:基于Inter Cyclone IV(进阶篇)2021
刘火良 杨森 张硕
钟
sdram
sys_rst_n
址
码
操
sys_clk
频
网
控
input
fifo
negedge
刷
output
posedge
assign
框
parameter
wm8978
介
录
芯
绍
摄
rst_n
沿
播
define
宽
crc
cfg_data_reg
储
init_end
绘
预
crc_data
rd_en
描
延
串
迟
wr_en
协
udp
idle
rmii
帧
详
50mhz
Файл:
PDF, 13.76 MB
Ваші теги:
5.0
/
1.0
4
FPGA Verilog开发实战指南:基于Inter Cyclone IV(进阶篇)2021
北京华章图文信息有限公司
刘火良 杨森 张硕
钟
sdram
sys_rst_n
址
码
操
sys_clk
频
网
控
input
fifo
negedge
刷
output
posedge
assign
框
parameter
wm8978
介
录
芯
绍
摄
rst_n
沿
播
define
宽
crc
cfg_data_reg
储
init_end
crc_data
绘
预
rd_en
描
延
串
迟
wr_en
协
udp
idle
rmii
帧
详
50mhz
Рік:
2021
Мова:
chinese
Файл:
EPUB, 13.87 MB
Ваші теги:
5.0
/
0
chinese, 2021
5
AXKU040 example 11
Alinx
Alinx
fifo
clock
signal
alinx
amazon
timing
www.amazon.com
experiment
figure
starts
reading
configuration
effective
enable
fpga
generate
observe
port
rd_data_count
wr_data_count
1fe
column
core
count
determine
effect
immediately
independent
input
instantiation
programming
rd_en
select
shows
switch
vivado
wr_en
4th
actual
adding
addition
aithtech.com
alinx.com
analyzer
bydefault
cache
catalog
chip
choose
clocks
Рік:
2022
Мова:
english
Файл:
PDF, 648 KB
Ваші теги:
0
/
5.0
english, 2022
1
Перейдіть за
цим посиланням
або знайдіть бот "@BotFather" в Telegram
2
Надішліть команду /newbot
3
Вкажіть ім'я для вашого боту
4
Вкажіть ім'я користувача боту
5
Скопіюйте останнє повідомлення від BotFather та вставте його сюди
×
×